1.知名统招本科(985.211优先）硕士优先，28-43岁，；
2.5 年以上 FPGA 开发经验，具备完整产品级 FPGA 项目交付经验，有伺服驱动、运动控制、工业控制、电力电子或医疗设备项目经验优先；
3.精通 Verilog HDL / SystemVerilog，具备良好的 RTL 编码规范、模块化设计能力和代码可维护性意识；
4.熟悉 Xilinx / AMD、Intel / Altera、Lattice、国产 FPGA 中至少一种平台，熟悉 Vivado、Quartus、ModelSim、Verilator、SignalTap、ILA 等开发和调试工具；
有下列经验者优先：
1.有多轴伺服驱动器、EtherCAT 从站、机器人关节驱动器、CNC 控制器、运动控制卡开发经验者优先；
2.有 ADC 同步采样、SVPWM、FOC 相关硬实时逻辑开发经验者优先；
3.有 BiSS-C、EnDat、SSI、绝对值编码器接口开发经验者优先；
4.有功能安全、STO、安全 IO、故障保护链路开发经验者优先；
5.有 FPGA + MCU 协同架构设计经验者优先；
6.有 FPGA 逻辑向 ASIC / IC 前端设计迁移经验者优先；
7.有医疗设备、工业自动化、轨道交通、航空航天等高可靠行业经验者优先。

集团公司 中央研究院，多业务，多项目；智能机器人公司等。
集团公司 中央研究院，多业务，多项目；智能机器人公司等。